EUV技术的首款7＋纳米芯片明年量产，台积电将成全球首家

晶圆代工龙头台积电采用极紫外光（EUV）微影技术的首款7＋纳米芯片已经完成设计定案，支援最多4层EUV光罩。McWesmc

台积电同时也在加速5纳米制程推进，预计明年4月可开始进行风险试产，支援的EUV光罩层将上看14层，5纳米可望如期在2020年上半年进入量产。McWesmc

相关人士认为，台积电在晶圆先进制程持续推进，推出可整合多种异质芯片的先进封装技术，最大的竞争对手韩国三星短期内恐难与之抗衡。McWesmc

由此来看，苹果明后两年将推出的7＋纳米A13及5纳米A14应用处理器，可能将继续由台积电拿下独家代工订单。McWesmc

随着台积电7纳米持续提升产能且良率逐步改善，台积电首款采用EUV技术的7＋纳米制程已完成研发并进入试产，与7纳米相较拥有更低功耗表现及更高集积密度。McWesmc

EUV工艺的7nm+（代号N7+）工艺，晶体管密度再提升20%，功耗降低10%，不过性能没有变化。McWesmc

第三季初顺利完成客户首款芯片的设计定案，预计年底前会有更多客户芯片完成设计定案，明年第二季后将可顺利进入量产，届时台积电将成为全球首家采用EUV技术量产的晶圆代工厂。McWesmc

另外台积电新12英寸晶圆厂Fab 18，第一期工程希望抢在年底前完工，明年开始进入装机，第二期工程也已开始动工兴建。McWesmc

关于台积电5纳米的研发进度，预计明年上半年可获得客户首款芯片的设计定案，明年4月可望进入风险试产。以进度来看，2020年上半年将进入量产阶段。McWesmc

与初代7nm工艺相比，台积电的5nm工艺大概能再降低20%的能耗，晶体管密度再提高1.8倍，至于性能，预计性能提升15%，如果使用新设备的话可能会提升25%。McWesmc

为了搭配先进制程微缩及异质芯片整合趋势，台积电除了整合10纳米逻辑芯片及DRAM的整合扇出层叠封装（InFO-PoP），以及整合12纳米系统单芯片及8层HBM2存储器的CoWoS封装等均进入量产，也推出了整合多颗单芯片的整合扇出暨基板封装（InFO-oS）、整合扇出存储器基板封装（InFO-MS）、整合扇出天线封装（InFO-AIP）等新技术，满足未来在人工智能及高效能运算、5G通讯等不同市场需求。McWesmc

面对三星及格芯在22纳米全耗尽型绝缘层上覆硅（FD-SOI）制程上持续获得订单，台积电优化28纳米推出的22纳米超低功耗（ULP）制程已经进入试产阶段。McWesmc

目前已有超过40个客户产品完成设计定案，明年将顺利进入量产，超低漏电（ULL）制程预期明年上半年获得客户芯片设计定案。McWesmc

另外根据国际电子商情之前的报道，台积电已经公布了3nm制程工艺计划，台南园区的3nm晶圆工厂已经通过了环评初审，台积电计划投资6000亿新台币（约为194亿美元），2020年开始建厂，2021年完成设备安装，预计最快2022年底到2023年初投产，3nm厂完成后预计雇用员工达四千人。McWesmc

不过3nm技术可以说已经接近半导体工艺的物理极限，而其目前也处于实验室阶段，台积电资深处长庄子寿坦言：“3nm制程技术难度高，是很大挑战。”McWesmc